本文重點介紹近些年微波電路設計取得的進步，這意味著現在采用矽芯片技術中的低相位噪聲 VCO 可以覆蓋一個(ge) 倍頻程範圍

多年來，微波頻率生成使工程師麵臨(lin) 嚴(yan) 峻的挑戰，不僅(jin) 需要對模擬、數字、射頻(RF)和微波電子有深入的了解，尤其是鎖相環(PLL)和壓控振蕩器(VCO)集成電路組件方麵，還需要具備可調濾波、寬帶放大以及增益均衡等專(zhuan) 業(ye) 知識。

本文重點介紹近些年微波電路設計取得的進步，這意味著現在采用矽芯片技術中的低相位噪聲 VCO 可以覆蓋一個(ge) 倍頻程範圍。在這樣的 IC 上集成輸出分頻器可以支持幾個(ge) 低頻倍頻程範圍，輸出集成倍頻器則支持單個(ge) IC 生成高達 32 GHz 的頻率。隨著小數 N 分頻 PLL 頻率合成器技術的進步，現在微波頻率範圍 rms 抖動可低至 60fs，具備無限小的頻率分辨率和極小的雜散信號。低插入損耗寬帶濾波器可以和這些集成 PLL/VCO IC 配合使用，以提高整個(ge) 係統的頻譜性能，大大降低了微波和毫米波本地振蕩器帶來的相關(guan) 挑戰。

簡介
本地振蕩器(LO)是現代通信、汽車、工業(ye) 和儀(yi) 器儀(yi) 表應用中的關(guan) 鍵組件。無論從(cong) 基帶到 RF 實施上變頻還是反過來的下變頻，為(wei) 汽車雷達、材料檢測應用生成掃頻，或者為(wei) 上述應用電路的構建和測試而開發儀(yi) 器儀(yi) 表，我們(men) 生活的很多方麵都存在 LO。電路和工藝技術的進步已幫助降低了此類電路的成本、複雜性和麵積；與(yu) 過去需要更廣泛地混合使用有源和無源技術相比，現代集成電路大大降低了 LO 的設計難度。

過去，適用於(yu) GSM 等 2G 通信應用的大部分 LO 都使用與(yu) ADI 公司的 ADF4106 類似的整數 N 分頻 PLL，以及窄帶 T 封裝 VCO（例如 VCO190-1846T）。在大多數情況下，這些 VCO 的高品質因素(Q)使其非常易於(yu) 滿足該嚴(yan) 苛標準下的相位噪聲規格。那時的手機一般隻支持一種無線標準，標準本身的數據速率也有限（雖然 2G 網絡出色的覆蓋率幫助手機獲得了廣泛的市場認可）。基站 LO 一般是使用多種 IC 和 VCO 子模塊組合而成的模塊，如圖 1 所示。

圖 1. 適用於(yu) 無線通信的 LO 模塊。

對無線數據速率以及與(yu) 不同的全球無線標準兼容性的需求不斷提高，促進了寬帶 VCO 的發展，與(yu) 窄帶 VCO 相比，寬帶 VCO 有助於(yu) 實現更寬的頻率覆蓋範圍，支持更多的新可用頻譜。支持這種數據吞吐量的微波回程網絡也承受著壓力，需要支持高階調製率，可針對不同範圍和標準進行配置，同時幫助網絡提供商降低工程難度，提高投資回報率。為(wei) 了支持這些網絡開發，典型的信號分析儀(yi) 使用了龐大笨重的釔鐵石榴石(YIG)振蕩器，以及使用類似技術的笨重濾波器。

VOC 改進
開發集成矽芯片微波 VCO 麵臨(lin) 的最大技術挑戰是可用晶圓製造工藝中的 Q 值有限。在許多情況下，繞線電感（用於(yu) T 封裝 VCO 中）的 Q 值可能從(cong) 數百的典型值降至剛剛超過 10，因 Leeson 方程的限製，Q 值會(hui) 嚴(yan) 重影響相位噪聲，根據此方程，相位噪聲 LPM（公式 1）與(yu) VCO Q 值成平方反比，和輸出頻率成平方正比關(guan) 係。

基於(yu) 砷化镓(GaAs)或鍺矽(SiGe)製造的寬帶單核 VCO 通過將 VCO 的調諧端口範圍從(cong) 5V（大部分矽基 PLL 電荷泵可用的典型電壓）擴展至 15V、甚至 30V 來解決(jue) 範圍與(yu) 噪聲的問題。這意味著，諧振器 Q 可以保持不變，但擴展的變容二極管可調諧性可以提供更廣泛的調諧範圍，但不會(hui) 惡化相位噪聲。這種更高調諧範圍帶來的挑戰，可以通過使用有源低通濾波器以將電荷泵電壓（典型值為(wei) 5V）轉換為(wei) 15 V 或 30 V 來解決(jue) （參見圖 2 中 HMC733 的調諧範圍）。這些有源濾波器需要使用高壓低噪聲運算放大器。所以，典型的微波 LO 將由 PLL（如 ADF4106），運算放大器以及 GaAsVCO 組成，在很多情況下，還需要一個(ge) 外部分頻器，將 VCO 信號分頻至 PLL 允許的最大輸入頻率（對於(yu) ADF4106，為(wei) 6 GHz）。GaAs VCO 一般在 S 頻段和更高頻段下運行，因為(wei) 諧振器電路一般在 2GHz 以上提供最佳性能。設計電路板時更要格外小心，這需要熟知電源、模擬以及 RF 和微波領域專(zhuan) 業(ye) 知識。PLL 濾波器的設計及其性能仿真都需要具備豐(feng) 富的控製理論和噪聲建模經驗，並且需要熟悉每個(ge) 組件。完成這些任務所需的經驗並不容易獲得，一般隻有從(cong) 事硬件設計工作幾十年的資深人士才具備。

圖 2. HMC733 調諧範圍。

目前有多種技術可以解決(jue) 低 Q 值問題。在類似 ADF4360 的產(chan) 品係列中，裸片（粘接到焊盤上）表麵焊線的 Q 值大約為(wei) 30。厚金屬電感也可以改善 Q 值，改進變容二極管 Q 也有助於(yu) 大幅提高諧振器 Q 值，從(cong) 而進一步改善相位噪聲性能。適合製造高頻率 VCO 和 N 分頻器電路的 BiCMOS 工藝，以及用於(yu) 開關(guan) 各種電容的 CMOS 邏輯電路，這些意味著寬帶 PLL 和 VCO IC 切實可行，其小巧的尺寸和更寬的頻率範圍則使其迅速得到無線市場的認可。

許多寬帶 LO 都采用了這種方法。覆蓋整個(ge) 倍頻範圍的 VCO 很有優(you) 勢，這是因為(wei) 一組分頻器可生成的頻率範圍隻受 低可用 VCO 頻率和最高可用分頻比限製。采用矽芯片工藝的 VCO 設計取得了重 大突破，通過開關(guan) 不同的電容組，可以將 VCO 範圍劃分為(wei) 多個(ge) 子頻段。這支持實現更廣泛的頻率覆蓋範圍，無需通過降低振蕩器諧振器 Q 值來犧牲相位噪聲，同時支持使用電壓較低的電荷泵，所以無需使用額外的運算放大器，其需要更高的電源電壓軌。進一步改善可將 VCO 頻段的數量從(cong) 數十個(ge) 增加到數百個(ge) ，甚至在單片 IC 上開發其他單獨的重疊 VCO 內(nei) 核（按需進行開關(guan) ），從(cong) 而進一步優(you) 化相位噪聲，例如 ADF4371（圖 3）。從(cong) 圖 2 中 HMC733 的單核 VCO 與(yu) 圖 3 的 ADF4371 的多頻段 VCO 之間，可以看出明顯的不同。

圖 3. ADF4371 頻率與(yu) VTUNE 的關(guan) 係。

從(cong) 圖 2 的頻率與(yu) VTUNE 關(guan) 係圖中可以看出，HMC733 調諧電壓與(yu) 輸出頻率成正比，而在圖 3 中，調諧電壓基本上在 VTUNE 的 1.65V 目標值的幾百毫瓦以內(nei) 。智能頻段選擇邏輯或自動校準電路意味著用戶無需針對頻率開發頻段查找表，且存在足夠裕量，可以保證在電源電壓範圍，尤其是溫度電壓範圍內(nei) 可靠運行。

PLL 改進
實現更高的數據速率需要具有更低的向量誤差調製(EVM)速率（圖 4），這主要取決(jue) 於(yu) 窄帶無線應用中 PLL 頻率合成器的帶內(nei) 相位噪聲貢獻；使用 200kHz 信道柵提供 1.8GHz 輸出需要很高的 N(9000)，因而 N 分頻器的 20log(N)貢獻會(hui) 在頻段內(nei) 產(chan) 生嚴(yan) 重影響。高階調製速率（例如 64QAM）需要更低的 EVM，這會(hui) 推動開發、采用和部署小數 N 分頻頻率合成器，比如 ADF4153A 和 ADF4193,這會(hui) 使信道柵與(yu) PFD 頻率無關(guan) ，從(cong) 而大幅降低帶內(nei) 噪聲。將 ADF4106 和 ADF4153A 進行比較（比較圖 5 和圖 6），可以明顯看出這一優(you) 勢，在 1kHz 頻偏下，帶內(nei) 噪聲從(cong) –90dBc/Hz 降至–105dBc/Hz。我們(men) 使用 ADIsimPLL™來計算，它可以對 ADI 公司的所有 PLL 產(chan) 品進行了仿真。

圖 4. 相位誤差 QPSK。

圖 5. 帶 VCO-1901846T 的整數 N 分頻 ADF4106。

圖 6. 帶 VCO-1901846T 的小數 N 分頻 ADF4153A。

小數 N 分頻還具有額外的優(you) 勢，由於(yu) PFD 頻率更高，支持的環路帶寬更寬，因此鎖定時間更短。利用多個(ge) 電荷泵失調電流和∑-∆擾動功能，可將小數 N 雜散降低到可接受的水平。ADF4193 和 ADF4153A 分別支持 26MHz 和 32MHz PFD 頻率，更高的 PFD 頻率也允許用戶進一步降低 N，由於(yu) 整數邊界雜散(IBS)的發生率和影響較小，因此可進一步改善 EVM 並簡化頻率規劃。ADF4371 采用的新 PLL 拓撲支持高達 160MHz 的 PFD 頻率。小數 N 分頻器件頻率分辨率的改善（小數調製器從(cong) 12 位分辨率增加到 39 位分辨率）也意味著 PLL 可用於(yu) 生成幾乎所有分辨率達到毫赫(MHz)，且精度*的頻率。

圖 7. ADF4371。

過去，使用小數 N 分頻器件遇到的主要阻礙在於(yu) 存在很高的小數雜散，這些雜散由∑-∆調製器生成，會(hui) 降低頻譜純度，因此需要工程師付出更多努力，以減少或消除其影響。由於(yu) ADF4371 具有較低的小數雜散，並且沒有整數邊界，所以幹淨頻譜意味著可以花費更少時間來研究、調試，或者從(cong) 一定程度上消除了這些煩人的頻率生成偽(wei) 影帶來的影響。較低的帶內(nei) 整數邊界雜散(–55dBc)意味著一旦經 PLL 濾波器濾波，雜散就可以得到有效衰減。例如，如果將 40kHz 濾波器用於(yu) 400 kHz 信道柵，那麽(me) 濾波器提供 35dB 衰減意味著距離整數邊界最近信道的雜散為(wei) –90dBc。能夠使用高達 160MHz 的高 PFD 頻率意味著整數邊界出現的幾率更低，相比使用 32MHz PFD 頻率，使用 160MHz PFD 頻率時，其幾率低 5 倍。

由於(yu) PFD 頻率和頻率分辨率的提高，PLL 品質因數(FOM)也有顯著提升，例如從(cong) ADF4153 的–216dBc/Hz 提高到 ADF4371 的–233dBc/Hz（小數模式）。將圖 5 和圖 7 中的 ADIsimPLL 曲線進行比較，ADF4106 在整數模式下，采用 200kHz PFD 頻率設置，10kHz 環路帶寬，生成 1.85GHz 輸出，而 ADF4371 則采用 160MHz PFD 頻率設置，150kHz 環路帶寬。可以看出，在 1kHz 頻偏時存在 20dB 的差異，PLL 頻率合成器技術取得明顯進步。

同時可以看出，存在著 1ps 和 51fs 的集成 rms 相位抖動的差異。值得注意的是，與(yu) 過去由電感 Q 決(jue) 定 rms 噪聲性能相比，帶內(nei) 噪聲的大幅改善（通過低 FOM 和小數 N 分頻實現）允許用戶將環路濾波器帶寬增加至 150kHz，從(cong) 而抑製此帶寬內(nei) 的 VCO 噪聲，並降低 10kHz 至 100kHz 範圍內(nei) 的惡化，後者一般決(jue) 定 rms 噪聲。為(wei) 實現這一帶內(nei) 相位噪聲的改善目標，采用更高規格的 PLL 頻率參考源至關(guan) 重要，通過改進此類方法的性能和靈活性，大多數用戶都能接受這種權衡考量方案。在某些情況下，新型小數 N 分頻 PLL 提供的更低帶內(nei) 噪聲可以和使用偏移或轉換環路的 PLL 的結果相匹敵，後者在 VCO 至 PFD 的反饋路徑中使用了混頻器，可大大簡化要求嚴(yan) 苛應用的頻率生成。

ADF4371VCO 的基波頻率範圍為(wei) 4GHz 至 8GHz，這是考慮了製造設備所使用的 SiGe 工藝的 VCO 相位噪聲性能的最佳點。為(wei) 了生成更高頻率，我們(men) 使用了倍頻器。通過重新設計 VCO 來實現雙倍頻率範圍存在一定問題，因為(wei) 噪聲的降低幅度高於(yu) 通過擴展 VCO 的頻率範圍所預期的 6dB。所以，采用了倍頻器，它將 VCO 範圍從(cong) 8GHz 擴展到 16GHz，還采用了四倍頻器，將 4GHz 至 8GHz 的 VCO 範圍擴展到 16GHz 至 32GHz。在每種情況下，倍頻器都會(hui) 帶來一些頻率噪聲，包括 VCO 饋通，以及 2×、3×和 5×VCO 頻率。為(wei) 了降低濾波要求，每個(ge) 倍頻器電路都包含跟蹤濾波器，以調諧輸出，最大限度提高了所需頻率與(yu) 頻率噪聲的功效比。雙倍輸出的次諧波抑製一般低至 45dB，四部輸出則低至 35dB。

寬帶工作
從(cong) 之前所示的窄帶示例中，可以看出新型 PLL/VCO 技術優(you) 勢明顯，但與(yu) 使用 HMC733VCO 的 HMC704PLL 生成寬帶頻率相比，使用 ADF4371 還可以更進一步改善。用戶使用分立式解決(jue) 方案時麵臨(lin) 諸多挑戰，其目標是生成 20GHz 至 29GHz 的幹淨可變 LO。

首先，HMC733VCO 的輸出功率必須在板上分配，並分頻至適合 HMC704 的頻率，所以必須使用外部分頻器（如(HMC492)，將 10GHz 至 14.5GHz 範圍分頻至 HMC704 允許的 5GHz 至 7.25GHz。

然後，必須使用倍頻器（如 HMC576）將 10GHz 至 15GHz 頻率範圍倍增至 20GHz 至 30GHz。

需要使用有源低通濾波器來生成 HMC733 所需的調諧電壓。本示例使用 ADA4625-1。這也要求運算放大器的電源電壓高到足以生成所需的調諧調壓（在本例中，為(wei) 15 V）。

調諧靈敏度的變化必須在整個(ge) VCO 頻率範圍內(nei) 進行補償(chang) 。這通常通過調節電荷泵電流，以保持電荷泵增益和 VCO 增益的乘積來實現。

HMC576 倍頻器之後的 VCO 饋通約為(wei) –20dBc。ADF4371 的調諧濾波器會(hui) 將倍頻器產(chan) 生的不必要的頻率抑製在 35 dBc。這大大簡化了後續濾波。

圖 8. 分立式 PLL/VCO 倍頻器解決(jue) 方案。

相比之下，ADF4371 PLL/VCO 開箱即用，隻需使用一個(ge) 高品質的外部參考頻率源，即可生成此頻率。可以複製 EV-ADF4371SD2Z 的布局，同時複製相應的電源管理解決(jue) 方案。環路濾波器的設計也會(hui) 明顯簡化，因為(wei) 不需要最終用戶補償(chang) 靈敏度(kV)的變化，也無需使用有源濾波器元件。用戶無需花費數周時間來選擇器件，也無需花費大量時間來為(wei) 每個(ge) 分立式組件構建仿真模型，他們(men) 可以直接使用 ADIsimPLL 來設計和仿真預期的性能，並通過 ADF4371 評估板來評估獲取準確的預期結果，因為(wei) 評估結果與(yu) 仿真性能非常接近。更少的組件數量和更高的集成水平能夠大幅改善係統的尺寸和重量，此外，也會(hui) 大幅改善係統性能，計算得出的 ADF4371 集成 rms 抖動為(wei) 60fs，而分立式解決(jue) 方案的抖動為(wei) 160fs。從(cong) 圖 9 可以看出，組件數量和電路板麵積均明顯節省，如果不包括必要的退耦電容和其他所需的無源器件，有源器件和功率分路器的總麵積相當於(yu) 96mm2，而 ADF4371 僅(jin) 49mm2。用戶也可以根據需要為(wei) VCO 選擇 3.3V 電源，以節省功率。

圖 9. ADF4371 框圖。

在基波 VCO 模式下，ADF4371 的頻譜純度達到最高，無用雜散（非帶內(nei) ）僅(jin) 限於(yu) VCO 諧波。對於(yu) 許多轉換器時鍾應用，方波本身的特性不會(hui) 造成問題，可能確實合乎需要，但對於(yu) 儀(yi) 器儀(yi) 表應用來說，寬帶雜散頻率一般必須低於(yu) 50dBc。可調諧波濾波器可幫助消除這些諧波，專(zhuan) 門設計的 ADMV8416/ADMV8432 非常適合對 ADF4371 的輸出進行濾波。

ADMV8432 是一款可調諧帶通濾波器，指中心工作頻率範圍為(wei) 16GHz 至 32Ghz，典型 3dB 帶寬為(wei) 18%，典型插入損耗為(wei) 9dB，寬帶抑製大於(yu) 30dB，專(zhuan) 為(wei) 配合 ADF4371 四倍頻器輸出使用而設計。ADMV8416 也是一款可調諧帶通濾波器，工作頻率範圍為(wei) 7GHz 至 16GHz，典型 3dB 帶寬為(wei) 16%，典型插入損耗為(wei) 8dB，寬帶抑製大於(yu) 30dB，可配合 ADF4371 倍頻器輸出使用。

圖 10. ADF4371 20 GHz 輸出。

圖 11. 使用 ADMV8432 濾波器的 ADF4371 20 GHz 輸出。

ADMV8416/ADMV8432 均采用雙重疊頻段結構，帶內(nei) 部 RF 開關(guan) ，可以實現更寬的頻率覆蓋範圍，同時保持出色的抑製性能。頻段選擇通過對所需的電平轉換器實施數字邏輯控製來實現。電平轉 換器確保內(nei) 部 RF 開關(guan) 會(hui) 進行相應的偏置，以獲得高於(yu) +34dBm 的最佳輸入三階交調截點(IIP3)。

在每個(ge) 工作頻段內(nei) ，可調諧濾波器通過 0V 至 15V 的模擬控製電壓進行控製，消耗的電流不到 1µA。這種控製電壓一般通過 DAC 和運算放大器驅動電路生成。例如 AD5760DAC 後接 ADA4898 運算放大器，可以為(wei) 濾波器提供相對較快的調諧速度和低噪聲驅動電壓。如果調諧速度不太重要，則可以將 DAC 直接驅動至濾波器的調諧端口。

考慮到這些模擬調諧濾波器的性能指標，可以在犧牲少量輸出功率的情況下，去除 ADF4371 頻率合成器倍頻器和四倍頻器輸出中的無用諧波成分。雖然為(wei) 了解決(jue) 插入損耗問題，可能需要額 外的放大級，但濾波器一般比分立式開關(guan) 組解決(jue) 方案要小，尤其在需要寬帶可調諧性的情況下。此外，頻率合成器的雜散電平在濾波前一般為(wei) –35dBc，濾波後可以達到–55dBc。未濾波且 未使用的輸出的耦合可能會(hui) 影響饋通，構建模型時應該非常小心，以實現濾波器 IC 的全阻帶抑製。

結論
隨著相關(guan) 工藝、電路和封裝技術的各種創新，頻率生成技術不斷發展，能夠為(wei) 用戶提供比以前的分立式解決(jue) 方案的體(ti) 積更小、功能和性能更出色的解決(jue) 方案。寬帶頻率工作趨勢推動了新款 IC 的開發，即覆蓋多個(ge) 倍頻率，頻率範圍高達 32GHz。寬帶 PLL/VCO 提供了很高的靈活性和簡潔性，可以幫助最終用戶大幅縮短設計時間和加快上市時間。

對頻譜純度的需求推動濾波 IC 不斷創新，這些 IC 與(yu) 新開發的頻率合成器 IC 配合使用，可以提供現代無線應用所需的低相位噪聲和高頻譜純度毫米波信號源。用戶可以使用免費的仿真工具 ADIsimPLL 來評估和比較 PLL 性能，還可以使用簡單易用、具有直觀界麵的快速行為(wei) 模型幫助進行組件選型。這款工具為(wei) 設計工程師節省了大量時間，使他們(men) 無需構建大量不同領域的數學模型來預測性能。

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