為(wei) 提高開關(guan) 電源的功率密度，電源工程師首先想到的辦法是選擇開關(guan) 頻率更高的MOSFET,通過提高開關(guan) 速度可以顯著地減小輸出濾波器體(ti) 積，從(cong) 而在單位體(ti) 積內(nei) 可實現更高的功率等級。但是隨著開關(guan) 頻率的提高，會(hui) 帶來EMI特性的惡化，必須采取有效的措施改善電路的EMI特性

開關(guan) 電源的功率MOSFET安裝在印製電路板上，由於(yu) 印製電路板上MOSFET走線和環路存在雜散電容和寄生電感，開關(guan) 頻率越高，這些雜散電容和寄生電感更加不能夠忽略。由於(yu) MOSFET上的電壓和電流在開關(guan) 時會(hui) 快速變化，快速變化的電壓和電流與(yu) 這些雜散電容和寄生電感相互作用，會(hui) 導致電壓和電流出現尖峰，使輸出噪聲明顯增加，影響係統EMI特性。

由1-1和1-2式可知，寄生電感和di/dt形成電壓尖峰，寄生電容和dv/dt形成電流尖峰。這些快速變化的電流和關(guan) 聯的諧波在其他地方產(chan) 生耦合的噪聲電壓，因此影響到開關(guan) 電源EMI特性。下麵以反激式開關(guan) 拓撲為(wei) 例，對降低MOSFET的dv/dt和di/dt措施進行介紹。

圖1 MOSFET噪聲源

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 降低MOSFET的dv/dt

圖2 MOSFET等效電路

我們(men) 關(guan) 注的是MOSFET特性以及影響這些特性的寄生效應：

1-3中，Rg和Cgd越大，dv/dt越低。1-4中，Coss越低，dv/dt越高。在MOSFET選型中，MOSFET的Coss、Ciss、Crss參數特性，影響開關(guan) 尖峰大小。

從(cong) 上述分析中可知，我們(men) 可以通過提高MOSFET寄生電容Cgd、Cgs、Cds和增大驅動電阻值Rg來降低dv/dt。

圖3 降低MOSFET的dv/dt措施

可以采取以下有效措施：

• 較高的Cds可以降低dv/dt並降低Vds過衝(chong) ；但是較高的Cds會(hui) 影響轉換器的效率。可以使用具有較低擊穿電壓和低導通電阻的MOSFET（這類MOSFET的Cds也較小）。但是如果考慮噪聲輻射，則需要使用較大的諧振電容(Cds)。因此提高Cds則需要權衡EMI和效率兩(liang) 者的關(guan) 係；

• 較高的Cgd實質上增加了MOSFET在米勒平台的持續時間，可以降低dv/dt。但這會(hui) 導致增加開關(guan) 損耗，從(cong) 而降低MOSFET效率並且會(hui) 提高其溫升。提高Cgd，需要驅動電流也會(hui) 大幅增加，驅動器可能會(hui) 因瞬間電流過大而燒毀；建議不要輕易添加Cgd；

• 在柵極處添加外部Cgs電容，但很少使用此方法，因為(wei) 增加柵極電阻Rg相對更簡單。效果是相同的。

總結

圖3總結為(wei) 降低MOSFET的dv/dt措施總結。MOSFET內(nei) 部寄生參數（Cgd和Cds）較低時，就可能有必要使用外部Cgd和Cds來降低dv/dt。外部電容的範圍為(wei) 幾pF到100pF，這為(wei) 設計人員提供這些寄生電容的固定值進行參考設計。

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 降低電路中di/dt

圖4 降低MOSFET的di/dt措施

圖4，MOSFET驅動階段中存在的各個(ge) di/dt部分產(chan) 生兩(liang) 種效果：

• G極、D極、S極處的雜散電感引起的噪聲電壓；

• 初級大環路的噪聲電壓。

可通過下麵措施進行改進：

1、增加高頻電容減小環路麵積

我們(men) 可以采取措施減小高頻電位跳變點的PCB環路麵積。增加高頻高壓直流電容C_IP是減少PCB環路麵積和分離高頻和低頻兩(liang) 個(ge) 部分回路有效措施。

2、合理增加磁珠抑製高頻電流

為(wei) 了額外降低di/dt，可以在電路中增加已知的電感，以抑製高頻段的電流尖峰和振蕩。已知的電感與(yu) 雜散電感串聯，所以總電感值在設計者已知的電感範圍內(nei) 。鐵氧體(ti) 磁珠就是很好的高頻電流抑製器，它在預期頻率範圍內(nei) 變為(wei) 電阻，並以熱的形式消散噪聲能量。

如何改善開關(guan) 電源電路的EMI特性？